高通被人骂了两年火龙到底是谁的锅？

发表于 2年以前 | 总阅读数：711 次

咱把时间再往前拨三年。

那时候，谁没事儿会吹自己用了多好多好的散热黑科技哦。。

但是没办法，大家骂归骂，想换安卓机也没啥别的选择。

但是吧，心里还是不由得想问一句。

高通这两年，到底为啥这么热？

发热问题不可避免

咱知道，只要做功，就一定会带来发热。

而对芯片来说，这发热则主要由动态功耗和静态功耗两部分构成。

动态功耗（ Dynamic Power ）主要指的是芯片在工作时产生的热量，包括电路的充放电，晶体管工作状态的跳变。

静态功耗（ Static Power ）主要是指芯片中各种类型的漏电流和竞争电流等等。

拿开关来举例子的话，动态功耗就像是咱们反复开关这个开关而产生的功耗。

而静态功耗就像是这个开关为了维持它当前的状态（是导通还是截止），静置在原地所产生的功耗。

那咱们做的芯片嘛。。。

自然是希望晶体管密度越来越高，对应的芯片的性能越来越强，功耗越来越低。

然而，芯片才不和你讲什么 “ 理想 ” 。

这几年咱们把 “ 开关 ” 越做越小，动态功耗的的确确是降低了不少。

但是随着芯片设计进入纳米领域之后，静态功耗的漏电问题就开始翻车，而且越来越严重。

归其原因，可以理解为 “ 开关 ” 做的太薄了，挡不住两边的电子 “ 偷渡 ” 。。。

所以想要减少这漏电呢，就需要整点新的结构，新的材料。

重新构建这又薄，又能阻挡 “ 偷渡 ” 的开关。

在芯片做到 28nm 的时候，这个技术就是 FinFET （鳍式场效应晶体管）。

而现在工艺慢慢做到 5nm ， FinFET 也不太管用了。

漏电水平仿佛一个圈，重新回到当年 28nm 工艺时的困境。

这时候，大家伙倒腾出来解决问题的未来新工艺，叫做 GAA （全环栅晶体管）。

这俩工艺和之前的区别，简单来讲就是从二维拓展到三维。

增大了接触范围，能够更好的控制漏电。

不过吧，可能是出于保守和以及工艺验证的原因，目前还没人用上 GAA 。

所以目前没得选，大家的 5nm 就只能继续用着老工艺 FinFET 。

缝缝补补来硬抗这漏电问题。

到底是工艺不行么？

那既然大家都是硬抗这漏电，那为啥隔壁人家隔壁苹果就可以把能耗比控制的那么好？

这就不得不提广为人知的第一个背锅侠了：

和苹果不同，高通这两代的 SoC 都是找三星代工生产。

别看三星，台积电啊都称呼自己的技术叫 5nm 。

但是在如今 FinFET 的时代，工艺的名称和芯片的物理参数其实并没有直接对应，更像是一种技术节点的称呼。

这两家 5nm 工艺做出来的晶体管密度差距，里面甚至还能塞下一个英特尔的 14 nm 。单从晶体管密度来说，台积电的 5nm 工艺可以做到在每立方毫米里摆下 1713 万个晶体管，也就是 171.3 MTR 。

而三星的 5nm 却只能做到 126.5MTR 的水平。

在这里我提一点额外的小知识，之所以在晶体管密度上有这些差别，这和两家厂商的技术迭代路线有关。

我们长话短说，对台积电来讲，我们可以理解成台积电的 7nm -> 5nm 是一次完整的技术迭代路线。

另一边的三星则是激进了许多，在他们的计划中，可能 7nm -> 3nm 才是一次完整的技术迭代，他们打算首发直接在 3nm 工艺上全新的 GAA 。

所以对于三星来讲，它的 5nm 工艺相比自家的 7nm 进步就略显保守。

不过说实话，从单个晶体管的角度来讲，这点差距其实也还好。

还有人认为三星工艺的良品率也值得说道说道。

前俩月，一个新闻把托尼给看笑了...

不是，你良品率为啥低，你居然自己心里没数？？？

根据 @wccftech 报道，三星晶圆代工部门在 4nm 制程上的良品率只有 35% 的水平。

而还在研发中的三星 3nm GAA 技术良品率更是仅仅 10%~20% 的水平。

根据 DigiTimes 报道，三星在 5nm 、 4nm 、 3nm 工艺上都存在着良品率谎报的情况。

咱甚至不清楚，现在这个良品率是谎报前，还是谎报后的数字。

也不知道是不是这个原因，吓得高通决定把 4nm 的 8 Gen1 plus 来交给台积电来代工。

哦对了，那么隔壁台积电的 4nm 工艺良品率是多少呢？

70% 。。当然了，我们在这儿分析工艺和密度差距，只能说算是在旁敲侧击的推理三星和台积电工艺的差距。

但是在托尼看来，这次发热的 “ 黑锅 ” ，可不能全丢给三星的代工。

还是架构顶不住？

为什么托尼觉得全都怪三星是不对的呢？

因为天玑 9000 来了。

曾经被我们寄予厚望，交给台积电代工的天玑 9000 ，功耗也不是非常理想。

数据来源，极客湾▼