EUV光刻的“致命弱点”

EUV光刻用于晶圆厂的芯片生产，它使用一个巨大的扫描仪在高级节点上对芯片的微小特征进行图案化，在操作中，EUV的扫描仪产生光子，最终与晶圆上的光敏材料光刻胶相互作用，以形成精确的特征化图案。

不过，并不是每次都可以实现精确图案化，在EUV中，光子撞击光刻胶发生反应且这一动作重复多次，这些过程充满不可预测性和随机性，可能会产生新的反应，也就是说EUV光刻工艺容易出现所谓的随机性，是具有随机变量的事件，这些变化被统称为随机效应。随机效应有时会导致芯片中出现不必要的接触缺陷或有粗糙度的图案，两者都会影响芯片的性能，甚至导致设备出现故障。

EUV光刻机，图片源自ASML

在过去的几年中，这些问题在传统的光刻技术中基本被忽略了。但对于EUV而言，随机效应成为主要问题之一，越高级的节点，随机效应越严重。尽管该行业已经找到了通过改进光刻胶和工艺来缓解问题的方法，但随机效应引发的缺陷依然会突然出现，给代工供应商及客户带来麻烦。

“这意味着随机性作为一个重要问题永远不会消失，”Fractilia 的 CTO Chris Mack 说。“有时在10纳米或7纳米节点附近，随机效应成为图案变化的主要来源。这主要是因为所有其他变化来源都在变小。随机效应却没有——或者至少它没改进得那么多或那么快。在总变化中，随机效应变化所占比例越来越大。”

因此，了解这些影响势在必行，并且在晶圆厂中定位芯片中随机效应引起的缺陷也同样重要。幸运的是，最近有几家公司开发了各种工具，可以在当今EUV工艺中定位甚至预测芯片中的这些缺陷。展望未来，面对5nm以及更先进的节点，一些厂商正在推出新方法或改进方法查找或预测这些缺陷，包括：

• 设备供应商正在突破光学检测的极限，以检测随机效应引起的缺陷；
• 一类新的电子束检测工具正在为此应用发展；
• 新的软件工具正在开发中，使用户能够对缺陷进行分类、建模和预测；
• 电气测试也在进行中。

令人困扰的随机效应

一颗芯片的诞生需要经过多重工艺步骤，光刻一直是最为复杂的工艺之一。多年来，芯片制造商使用基于193nm波长光刻系统在芯片上进行特征图案化，但当工艺节点达到5nm时，使用多重图案化变得十分困难。

EUV简化了传统光刻流程，使芯片制造商能够扫描7nm及以下的特征图形。“当您使用EUV时，光罩的次数就会减少，这是因为EUV将行业带回了单一模式，193nm的图案浸没需要更多的高级节点掩膜。” D2S的首席执行官藤村明（Aki Fujimura）说：“有了EUV，掩膜次数减少了，但每层EUV光罩成本更贵。”

图一：典型的光刻处理步骤顺序。来源：Fractilia

2018年，三星和台积电就在7nm节点使用了EUV光刻，现在这两家公司都在5nm处使用EUV光刻，其他公司也正在开发用于芯片生产的EUV光刻机。

芯片制造商正在使用ASML的EUV光刻机进行芯片生产，该系统采用13.5nm波长0.33数值孔径透镜，分辨率为13nm，每小时可处理135至145个晶圆，ASML计划在2021年出货40套EUV系统，并在2022年再出货55套。

与此同时，在先进节点上，芯片制造商面临一些挑战。先进逻辑工艺在晶圆厂中可能有600到1000道甚至更多步骤，每一步都可能出现问题，导致芯片出现缺陷，因此，芯片制造商在晶圆厂中需要检测和计量设备，检测系统发现晶圆上的缺陷，计量工具测量结构。

这是一个复杂的过程。例如，原子力显微镜（AFM）是晶圆厂中使用的一种计量工具类型。“使用AFM，我们可以在整个晶圆的不同芯片和裸片上检测大约50微米的区域，关键应用之一是查看顶线粗糙度——能够将这些印制图案中的断线和缺陷与之后的缺陷相关联，”Bruker高级应用工程师Sean Hand说道。

缺陷可能会出现在其他地方，在操作中，EUV扫描仪应该在芯片中创建各种图案，例如微小的接触孔、线条和通孔，并且具有良好的均匀性。但有时，扫描仪可能无法图案化所需线条，出现换行符，无法打印每一个接触孔，出现缺失接触，其他情况下，该过程还会导致一个或多个孔合并，出现“接吻接触”（kissing contacts）。

换行符、缺失接触和接吻接触都被认为是随机效应引起的缺陷，另一个随机效应是线边缘粗糙度（LER）。LER被定义为特征边缘与理想形状的偏差，不随特征大小而缩放，因此是有问题的。

TEL的关键工艺工程师 Charlotte Cutler在一篇论文中说：“随着 ArFi 和极紫外光刻中线条关键尺寸减小，从这些线条测量的粗糙度的大小可能是图案线宽的很大一部分。” DuPont 和 Fractilia 也为这项工作做出了贡献。

许多人将随机缺陷归咎于光刻胶，但光刻胶并不是唯一的问题，另外，所有随机缺陷都是有问题的。“例如，如果我们不能使我们的特性足够平滑，那么我们的晶体管就会有太多的漏电流，其性能就会很差，” Fractilia的Mack说。

图2：Fractilia:技术检测芯片中出现的缺陷。来源：Fractilia

相比193nm光刻机，EUV光刻机随机缺陷更严重

随机性引起缺陷的根本原因可以追溯到EUV过程本身，该过程从晶圆厂下方的激光单元开始。首先，激光脉冲被发射，然后进入晶圆厂EUV扫描仪。

与此同时，扫描仪中，一个小装置高速滴落微小的锡滴，激光脉冲中微小的锡滴产生光子，光子在扫描仪内的几个镜子上反射，撞击晶圆上的抗蚀剂，化学放大抗蚀剂（CAR）和金属氧化物抗蚀剂是两种常见的EUV抗蚀剂类型。

抗蚀剂有助于在芯片上形成所需的图案，尽管这是一个复杂的过程。“在光刻中，晶圆片上涂有一种称为光刻胶的光敏材料，一些地方暴露光刻胶，一些地方不暴露，光透过掩模板，蚀刻掉暴露的区域，而覆盖的区域仍然受到保护（在正性光刻胶的情况下），最终得到特征图案，其尺寸和密度由原始光刻胶图案决定，将器件设计复制到晶圆上的薄膜上，” Lam Research副总裁 Richard Wise在博客中解释道。

“当光子击中抗蚀剂时，会引发连锁反应，改变材料结构，使其更易溶解，以便在随后的显影步骤中被冲走。光子被光刻胶吸收后产生电子，电子产生次级电子，次级电子集中光酸产生剂，产生光酸，但光刻胶经过烘烤后，光酸将通过材料进行扩散。”

更复杂的是，基于能量与波长的基本关系：波长越小，光子能量越大，EUV单光子的能量是193nm波长单光子能量的14倍，因此光源总功率一定下，从光源发射出的光子数量则会减少，完成一次曝光所消耗的光子数目随之减少，在相同的曝光下，EUV的光子数量要少14倍。

这相当于，假设您有20美元，可以是2000个便士币，同时也是80个面值为25美分的硬币，那么一个面值为25美分的硬币相当于一个便士币的25倍。

光子也是如此，假设在一个插图中，便士币代表193nm的光子，而25美分的硬币代表EUV光子，便士币的光子数量更多。

在光刻工艺中，其想法是产生尽可能多的光子。理论上，这可以确保您以较少的变化在芯片上图案化所需特征。“因此，光子数量越大，作为平均值的一部分变化就越小，”Fractilia 的 Mack 说。“因此，光子数量越少，变化就越大，这就是所谓的光量子散射噪声。”

基本上，193nm光刻扫描仪以更少的能量产生更多的光子。相比之下，EUV产生的光子更少，这意味着该过程中存在更大的统计变化概率。

在另一个例子中，假设一个芯片有许多微小的立方体区域。“然后，您会看到该立方体中有多少光刻胶光敏部分的分子，以及该立方体中吸收了多少光子，”麦克说。

理想情况下，光子将均匀地分散和被吸收在每个立方体区域中，但实际情况并非如此，假设48个EUV光子可能会被一个立方体吸收。在下一个立方体中，可能会变成36个光子被吸收，这是一个随机变化。

更加复杂的是，每个节点的特征尺寸都较小。因此，您有一个更小的立方体区域，且光子的数量更少，这意味着更高的随机概率。

那么这一切在晶圆厂中是如何进行的呢？前文所述，芯片制造商使用单一图案化方法在 7nm 处插入 EUV。在单次图案化中，您将特征图案放在一个掩模上，然后使用单次光刻曝光将它们打印在晶圆上。最初，芯片制造商希望使用剂量为 20 mJ/cm² 的EUV 抗蚀剂。

“剂量是光刻胶在光刻曝光系统曝光时所承受的能量（每单位面积），”麦克解释说。

在较低剂量 (20mJ/cm²) 下，芯片制造商可以以高吞吐量打印精细特征。但是较低的剂量也意味着更少的光子，以及更高的随机概率。

因此，芯片制造商在 7nm 处使用更高的剂量，大约为 40mJ/cm²及以上，但也有一些权衡。更高的剂量会转化为更多的光子，但扫描仪的吞吐量会受到影响。

同时，在 7nm 处，EUV 单次图案化用于打印间距从38nm到36nm特征图案。但是单图案EUV在 32nm 到 30nm 间距达到了它的极限。

超过 30nm 间距，则需要 EUV 双图案化，这属于5nm和3nm节点。双图案 EUV需要将芯片图案分成两个掩模，然后将每一层打印为单独的层。

EUV 双重图案化更昂贵，因为该过程中有更多步骤。另一方面，您可以使用更高的剂量打印更大的特征，从而减少随机效应。

“随机性仍然是一个问题，但 EUV 双重模式缓解了其中的一些担忧，”Lam的Wise说。“EUV 双图案化虽然成本更高，但其优势在于使 EUV 能够以更易于管理的间距运行。例如，如果您想打印 30nm 间距线，则可以使用直接打印来完成。但是随机性是一个重大挑战，因为随机性中最重要的因素是CD或正在打印的特征的大小。通过打印更大的尺寸，您基本上可以在给定的特征中捕获更多的光子，并且随机性得到改善。因此，您的权衡是在 EUV 双重图案的成本与随机性改进之间进行权衡。”

预测和定位EUV缺陷的N种方法

如今，芯片制造商正在研发5nm光刻机，也可以用在3nm以及更高级节点的芯片制造。“原则上，间距越小，随机性越大，解决这些问题的挑战性也越大，”Imec高级光刻项目主管Kurt Ronse说。

另一方面，业界已经改进了EUV抗蚀剂和工艺。“从7nm到5nm到3nm的时间范围内，我们建立更好的理解和材料可用性，意味着5nm和3nm的缺陷正在下降，从而同提高量产水平，”Ronse说。

尽管如此，定位和预测芯片中随机效应引起的缺陷仍然是必不可少的，在晶圆厂中，有许多方法可以定位这些缺陷，包括光学检测、电子束技术和电气测试，还有各种软件工具。

多年来，芯片制造商一直依靠两种设备——电子束和光学检测系统——来发现芯片中的缺陷。光学检测系统是晶圆厂的助力工具，在操作中，晶圆片被插入监测系统中，光源产生照亮晶圆片的强光，收集光并数字化图像。该系统拍摄裸片时，将其与没有缺陷的芯片进行比较。

光学检测系统不仅用于发现常见的物理缺陷，还用于定位EUV随机引起的缺陷，与其他技术相比有几个优点。

“随着生产实施和抗蚀能力的提高，随机引起的缺陷率得到显著改善，但它仍然存在。”KLA过程控制解决方案主管Andrew Cross说：“随机效应引起的缺陷，无论图案类型如何都可能发生。我们看到传统的CD和较新的热点电子束计量都无法在如此低的缺陷密度范围内单独标记这些缺陷。这推动了对大面积和高覆盖率检测的需求，并具有捕捉关键图案缺陷的敏感性——光学检测系统支持的要求，特别是宽带等离子光学检测。”

随机效应的本质是随机，往往以最高频率影响弱模式。“因此，需要有效的进程窗口发现是至关重要的，”Cross说：“进程窗口通常能够识别在焦点和剂量方面最薄弱的结构，由于一个特定结构通常在一个设计中重复数千或数万次，因此预测哪个可能由于设计本身、掩膜或其他工艺交互而失败，跨芯片或跨晶圆，同样需要高覆盖率的光学检测技术。

随机性通常发生在系统学单独定义的过程窗口内，电子束或光学监测都可以提供有效的解决方案，具体取决于随机性的水平及其对特定设计的影响。在这个发现过程中，我们可以尝试区分随机性和纯系统缺陷。系统性通常影响设计结构中的同一点，例如，特定的角点或线端。随机变量影响最普遍的弱结构，但它们不会影响设计结构钟的同一点。准确的基于设计的分块有助于区分随机性和系统性。”

除了随机性的检查和经验发现之外，模拟还可以成为预测随机性的关键推动因素。“至于通过模拟预测随机性，有效且准确的模型是最大的挑战。基于模型的全芯片随机缺陷率预测可能是一种有效的策略，这取决于准确性和速度。这里的挑战是保持基于物理模型的准确性，并具有足够的吞吐量来覆盖设备，”Cross 说。

光学检测也有一些优势。“光学检测的优势在于它可以在短时间内扫描完整的晶圆。通过这种方式，可以测量每平方厘米的缺陷数，因此芯片制造商可以估算其芯片的良率，”Imec的Ronse说。“光学检测的分辨率可能不足以捕捉最小的缺陷，寻找换行符是一项挑战。”

同时，还有其他方法可以发现芯片中随机效应引起的缺陷，即使用电子束技术的工具，例如 CD-SEM 和大规模CD计量。

一些供应商已经开发了大量的CD计量工具。基本上，该工具是具有计量功能的增强型电子束检测系统，它们使用户能够在更大的视野中发现缺陷。

在电子束检测中，晶圆片被装入系统，该系统发出电子束，与被扫描材料中的电子相互作用。这会发送回映射的信号。电子束检测具有比光学更好的分辨率，但速度较慢。

晶圆厂设备供应商 Tasmit 是最新一家开发大规模CD计量系统的公司。Tasmit的新工具通过三个步骤识别EUV工艺中的缺陷。

首先，将工具设置为SEM模式；然后，它执行检查和计量功能以从晶圆片收集缺陷和CD数据；最后，进行大规模检查和场内CD计量步骤。

使用16μm检查模式，可实现2.6 hr/mm² 的吞吐量。“我们已经在 32 纳米线或间距图案上显示了平均CD和断裂类型缺陷率之间的高度线性相关性。此外，预计缺陷率低至0.89个缺陷/ mm²，”来自Tasmit的 Seulki Kang 在一篇论文中说。Imec 为这项工作做出了贡献。

还有其他方法。在最近的一篇论文中，ASML描述了一种新的物理随机边缘放置误差(SEPE) 模型的开发，这与其电子束检测工具一起用于定位缺陷。

SEPE模型包含多个影响轮廓不确定性的因素，包括光信号分布、光子和光酸化学动力学、抗蚀剂分布和工艺窗口。

使用这个模型，光刻模拟在整个芯片设计中运行。然后，生成随机变化模型。“根据模拟的 SEPE，计算每个关键切割线位置的失效概率。每个模式组的失败概率定义为总体和缺陷概率的乘积。模式失效概率用于通过对缺陷严重性进行排序来识别顶级热点，”来自 ASML 的 ChangAn Wang 在最近的一篇论文中说。“然后，顶部热点的位置用于指导检测工具查找晶圆上的缺陷并验证故障概率预测。”

与此同时，多年来，临界尺寸扫描电子显微镜 (CD-SEM) 一直是晶圆厂的主要计量工具。CD-SEM 还用于测量芯片中的 LER。

CD-SEM 的工作方式类似于电子束工具，可以有许多应用。但是对于 LER 测量，CD-SEM 有时容易在结果上出现错误偏差。

最近，Fractilia 推出了一种软件工具来克服这些测量 LER 的问题，该工具称为 MetroLER，可与来自不同供应商的 CD-SEM 协同工作。

Fractilia 的技术分离了由偏差引起的 CD-SEM 错误。然后，它使用称为功率谱密度 (PSD) 的技术预测粗糙度的影响。“PSD 是一种数学技术，用于统计表征粗糙边缘，”Fractilia 的 Mack 解释说。

Fractilia现在正在解决另一个图案化挑战——接触孔。在最近的一篇论文中，Fractilia和 Imec描述了使用 MetroLER 分析接触孔的自动化方法的开发。

在一项研究中，研究人员分析了间距从 46nm到 56nm的孔。“使用MetroLER实现了自动化分解步骤的目标，从而减少了花费的时间和出错的可能性，”Imec的研究员Joren Severi 说。

同时，还有另一种寻找随机缺陷的解决方案——电气测试。为此，您可以在结构上图案化接触，然后对结构进行电气测试。

“这些是常规的在线电气测试，如果某些线路断线或桥接，测得的电阻会表明存在故障。可以大面积覆盖，测量速度非常快，”Imec的Ronse说。

结论

EUV很重要，它使行业能够在下一个节点对设备进行模式化。但是，有时EUV会出现缺陷和故障。因此，从一开始就采取预防措施很重要。